Xilinx Vivado

Vivado Design Suite
開發者Xilinx
首次发布2012年4月，​12年前​（2012-04）[1]
当前版本
  • 2023.2 (2023年10月)[2]
編輯維基數據鏈接
编程语言C++
操作系统Microsoft Windows, Linux
语言英语
类型EDA
许可协议共享软件
网站www.xilinx.com/products/design-tools/vivado.html 编辑维基数据

Vivado Design Suite（也称为 Xilinx Vivado 或 Vivado）是 Xilinx 开发的用于 HDL 设计的合成和分析的软件套件，具有用于片上系统开发和高级综合的附加功能。[5][6][7]，它取代了之前的 Xilinx ISE。[8][9][10]

和较新版本的 ISE 一样，Vivado 包含了内置的逻辑仿真器 ISIM （页面存档备份，存于互联网档案馆）。[11]Vivado还引入了高级综合，其工具链可将 C 代码转换为可编程逻辑。[6]

Xilinx 用 Vivado Design Suite 替换有15年的寿命的 ISE 软件，花费了 1000 人·年的工作时间及 2 亿美元。[12]

特性

Vivado 于2012年4月推出，它是一个集成开发环境（IDE），具有在共享可伸缩数据模型（scalable data model）和公共调试环境（common debug environment）上构建的系统到IC级工具。Vivado 包含用于综合和验证基于 C 的算法 IP 核的电子系统级（ESL）设计工具；基于标准的算法和 RTL IP 包以供重用；基于标准的 IP 缝合和所有类型的系统构件的系统集成；以及块和系统的验证。[13]Vivado 的免费版本 WebPACK Edition 为设计人员提供了有限功能的设计环境。[14]

组件

Vivado High-Level Synthesis（Vivado 高级综合）是可将C、C ++ 和 SystemC 程序可以直接转换以供 Xilinx 器件使用的编译器，用户可无需手动创建RTL。[15][16][17]Vivado 高级综合支持 C++ 类、模板、函数和运算符重载。[18]Vivado 2014.1引入了对将 Xilinx 设备的 OpenCL 内核自动转换为 IP 核的支持。[19]OpenCL 内核是可以在各种 CPU，GPU 和 FPGA 平台上执行的程序。

Vivado Simulator（Vivado 仿真器）是Vivado设计套件的组件。它是一种编译语言模拟器，支持混合语言、TCL 脚本、加密 IP 核和增强的验证。

Vivado IP Integrator（Vivado IP 核集成）使工程师可以通过大型 Xilinx IP 库快速集成和配置 IP 核。该集成器还针对使用 Xilinx 的系统生成器（System Generator）和 Vivado 高级综合构建的 MathWorks Simulink 设计进行了优化。[20]

Vivado TCL Store 是用于为 Vivado 开发附加组件的脚本系统，可用于添加和修改 Vivado 的功能。[19]TCL 即工具命令语言（Tool Command Language），并且是 Vivado 本身所基于的脚本语言。Vivado的所有基础功能都可以通过 TCL 脚本来调用和控制。

设备支持

Vivado 支持 Xilinx 的7-系列及所有更加新的设备（UltraScale 和 UltraScale+ 系列）。[3]若需要使用 Xilinx 的旧设备开发，则需要使用已经停止更新的 Xilinx ISE 软件。

参考文献

  1. ^ Xilinx Inc, Form 8-K, Current Report, Filing Date Apr 25, 2012. secdatabase.com. [May 6, 2018]. （原始内容存档于2022-03-25）. 
  2. ^ https://docs.xilinx.com/r/en-US/ug973-vivado-release-notes-install-license/Release-Notes; 检索日期: 2023年12月15日.
  3. ^ 3.0 3.1 Vivado Design Suite and User Guide, Release Notes, Installation, and Licensing, UG973 (v2020.1) June, 3, 2020 （页面存档备份，存于互联网档案馆）, Xilinx
  4. ^ Release Notes • Vivado Design Suite User Guide （页面存档备份，存于互联网档案馆）, Xilinx
  5. ^ Morris, Kevi. FPGAs Cool Off the Datacenter, Xilinx Heats Up the Race. Electronic Engineering Journal. 2014-11-18 [2020-08-30]. （原始内容存档于2016-04-12）. 
  6. ^ 6.0 6.1 Xilinx and its Ecosystem Demonstrate All Programmable and Smarter Vision Solutions at ISE 2015. 2015-02-04 [2020-08-30]. （原始内容存档于2022-01-29）. 
  7. ^ Xilinx Vivado Design Suite Now Available in WebPACK Edition. SAN JOSE: Design & Reuse. 2012-12-19 [2020-08-30]. （原始内容存档于2020-07-20）. 
  8. ^ Morris, Kevin. Xilinx vs. Altera, Calling the Action in the Greatest Semiconductor Rivalry. Electronic Engineering Journal. 2014-02-25 [2020-08-30]. （原始内容存档于2017-04-28）. 
  9. ^ Vivado Design Suite （页面存档备份，存于互联网档案馆）, Xilinx Website
  10. ^ Vivado Design Suite （页面存档备份，存于互联网档案馆）, First version released in 2012, Xilinx Downloads
  11. ^ Vivado Features （页面存档备份，存于互联网档案馆）, Xilinx
  12. ^ Joselyn, Louise. The road to success is long and hard for eda start ups. New Electronics. 2013-12-10 [2020-08-30]. （原始内容存档于2020-11-11）. 
  13. ^ EDN. "The Vivado Design Suite accelerates programmable systems integration and implementation by up to 4X （页面存档备份，存于互联网档案馆）." Jun 15, 2012. Retrieved Jun 25, 2013.
  14. ^ Clive Maxfield, EE Times. "WebPACK edition of Xilinx Vivado Design Suite now available （页面存档备份，存于互联网档案馆）." Dec 20, 2012. Retrieved Jun 25, 2013.
  15. ^ Xilinx Accelerates Productivity for Zynq-7000 All Programmable SoCs with the Vivado Design Suite 2014.3, SDK, and New UltraFast Embedded Design Methodology Guide （页面存档备份，存于互联网档案馆）, SAN JOSE, Oct. 8, 2014, Design & Reuse
  16. ^ Vivado Design Suite 2014.1 Increases Productivity with Automation of UltraFast Design Methodology and OpenCL Hardware Acceleration. Market Watch. 2014-04-16 [2020-08-30]. （原始内容存档于2017-04-24）. 
  17. ^ Maxfield, Clive. Free High-Level Synthesis Guide for S/W Engineers. EE Times. 2013-07-26 [2020-08-30]. （原始内容存档于2017-09-08）. 
  18. ^ Wilson, Richard. How to make slow software run quicker. Electronics Weekly. 2014-05-27 [2020-08-30]. （原始内容存档于2015-09-24）. 
  19. ^ 19.0 19.1 Morris, Kevin. Viva Vivado!, Xilinx Tunes-Up Tools. Electronic Engineering Journal. 2014-05-06 [2020-08-30]. （原始内容存档于2017-04-23）. 
  20. ^ Wilson, Richard. Xilinx, MathWorks and National Instruments work on high-level FPGA design. Electronics Weekly. 2013-09-11 [2020-08-30]. （原始内容存档于2015-09-24）. 

参见

外部链接

  • 官方网站
  • 查
  • 论
  • 编
概念
硬件描述语言
  • Verilog
  • VHDL
    • AMS
    • VITAL（英语：VHDL-VITAL）
  • SystemVerilog
  • SystemC
  • Altera硬體描述語言（英语：Altera Hardware Description Language）
  • Handel-C
  • 屬性規範語言（英语：Property Specification Language）
  • 統一電源格式（英语：Unified Power Format）
  • PALASM
  • 高階布林表達式語言（英语：Advanced Boolean Expression Language）
  • 可程式化陣列邏輯（CUPL）
  • OpenVera
  • C to HDL（英语：C to HDL）
  • Flow to HDL（英语：Flow to HDL）
  • MyHDL（英语：MyHDL）
  • JHDL
  • ELLA (程式語言)（英语：ELLA (programming language)）
公司
產品
硬件
  • iCE (FPGA)（英语：iCE (FPGA)）
  • Stratix（英语：Stratix）
  • Virtex (FPGA)（英语：Virtex (FPGA)）
軟件
IP
專有
  • ARC (processor)（英语：ARC (processor)）
  • ARM Cortex-M
  • LEON
  • LatticeMico8（英语：LatticeMico8）
  • MicroBlaze（英语：MicroBlaze）
  • PicoBlaze（英语：PicoBlaze）
  • Nios嵌入式處理器（英语：Nios embedded processor）
  • Nios II
開源
  • Java最佳化處理器（英语：Java Optimized Processor）
  • LatticeMico32（英语：LatticeMico32）
  • OpenCores（英语：OpenCores）
  • OpenRISC（英语：OpenRISC）
    • OpenRISC 1200（英语：OpenRISC 1200）
  • RISC-V
  • Zet (hardware)（英语：Zet (hardware)）